搜索结果: 1-15 共查到“知识库 信息与通信工程 VLSI”相关记录19条 . 查询时间(0.461 秒)
Hardware Oriented Algorithm Analysis and Modification for High Definition AVS Video Encoder VLSI Implementation
Hardware Oriented Algorithm Analysis Modification High Definition AVS Video Encoder
2010/6/30
In AVS video coding standard, some algorithms consume huge computation with relatively little coding performance contribution, and some algorithms create data dependencies that are harmful for efficie...
Hardware Oriented Algorithm Analysis and Modification for High Definition AVS Video Encoder VLSI Implementation
Hardware Oriented Algorithm Analysis Modification High Definition AVS Video Encoder
2010/6/30
In AVS video coding standard, some algorithms consume huge computation with relatively little coding performance contribution, and some algorithms create data dependencies that are harmful for efficie...
Efficient Macroblock Pipeline Structure in High Definition AVS Video Encoder VLSI Architecture
Efficient Macroblock Pipeline Structure AVS Video Encoder VLSI Architecture
2010/6/30
In traditional four-stage pipeline structures for H.264 video encoder hardware implementation, rate distortion optimization (RDO) based mode decision was turned off, and
dual-port or ping-pang on-chi...
High Throughput VLSI Architecture for Multiresolution Motion Estimation in High Definition AVS Video Encoder
VLSI Architecture Multiresolution Motion Estimation Video Encoder
2010/6/30
This paper proposes a hardware friendly multiresolution motion estimation algorithm and VLSI architecture for high definition MPEG-like video encoder hardware implementation. By parallel searching and...
抗差分功耗分析和差分故障分析的AES算法VLSI设计与实现
抗差分功耗分析 差分故障分析 AES算法 VLSI设计
2009/8/28
提出了一种抗差分功耗分析和差分故障分析的AES算法硬件设计与实现方案，该设计主要采用了数据屏蔽和二维奇偶校验方法相结合的防御措施。在保证硬件安全性的前提下，采用将128位运算分成4次32位运算、模块复用、优化运算次序等方法降低了硬件实现成本，同时使用3级流水线结构提高了硬件实现的速度和吞吐率。基于以上技术设计的AES IP核不仅具有抗双重旁道攻击的能力，而且拥有合理的硬件成本和运算性能。
数字电视标准DMB-T高速LDPC译码器VLSI设计
数字电视广播地面传输标准 修正最小和算法 半并行译码器
2009/7/10
在我国的数字电视广播地面传输标准DMB-T中，使用了准循环非规则LDPC码作为前向纠错编码。针对此标准中LDPC码的特点，采用修正最小和译码算法，设计了一种半并行结构实时译码器，可实现DMB-T中三种不同码率下的LDPC译码，并有效地实现了硬件结构复用。与其他设计方案相比较，减少了RAM块的数量一半以上，全局布线难度也大大降低。整个设计在Stratix II FPGA上进行了综合验证。当译码迭代次...
针对JPEG2000硬件实现中小波变换与编码之间占用大量存储的问题，该文提出一种基于码块的存储方案。通过对码块大小片内存储最大程度的复用以及对其高效简单的调度控制，从面积和功耗两方面减小了硬件实现的开销。在实现中，采用基于行的提升变换结构和比特平面并行的编码方式，提高了效率，确保整个过程的实时处理。实验结果表明：在实时编码要求下，对分辨率为512×512的图像分片进行四级9/7或者5/3小波分解，...
为了降低TD-SCDMA的终端成本,该文提出了一种基于块判决反馈的联合检测算法。与已有的联合检测算法相比,该算法以微小的性能损失为代价,极大地降低了计算复杂度,从而使得TD-SCDMA的联合检测协处理器面积小、功耗低、实现容易。在该算法的基础上,该文给出了终端联合检测协处理器的VLSI架构。在0.18μm的工艺下该协处理器只有16万门。
VLSI冗余单元最优分配的遗传算法求解
遗传算法 成品率 备用单元
2009/5/8
随着VLSI芯片面积的增加和电路复杂性的增强,芯片的成品率受制造缺陷影响的概率逐渐增加。为了解决这一问题,人们将容错技术结合入集成电路设计中。要使一个系统具有较强的容错能力,必须给系统提供一定量冗余单元。本文利用遗传算法有效地解决了使系统成品率达到最大的冗余单元最优分配问题。
无线传感网低功耗Rake接收机VLSI设计与实现
无线传感网 Rake接收机 手指阵列
2009/4/21
针对近地无线信道变化多端的多径现象，该文提出了一种用于复杂信道环境下的低功耗无线传感网Rake接收机VLSI方案并在FPGA上实现。仿真和应用表明，该Rake接收机不仅具有良好的抗多径衰落性能，而且与常规Rake接收机相比，显著节省了VLSI资源并降低了功耗。
适合硬件实现的JPEG2000码率控制算法及其VLSI结构设计
图像处理 图像压缩 率控制
2009/1/22
为了简化硬件实现的复杂度和降低存储量，提出一种采用码率预分配的JPEG2000码率控制算法，并给出相应的VLSI结构设计．原始图像经过小波变换和量化后，对EBCOT码块的有效比特平面进行独立熵估计，计算出所有码块的估计熵总和．依据每个码块的估计熵在所有码块的估计熵总和中所占的比例，指导分配每个码块的码率，EBCOT编码器根据分配到的码率实时截断码流和编码通道，减少了T1编码的时间．码块经过T1编码...
A Novel VLSI Architecture of Motion Compensation for Multiple Standards
VLSI Architecture Motion Compensation Multiple Standards
2008/12/31
Motion compensation (MC) is one of the most important technologies capable of removing the temporal redundancy and widely adopted by the main video standards. From the older MPEG-2 to the latest H.264...
An Efficient VLSI Architecture for Motion Compensation of AVS HDTV Decoder
VLSI Architecture Motion Compensation AVS HDTV Decoder
2006/12/31
An Efficient VLSI Architecture for Motion Compensation of AVS HDTV Decoder.
An Efficient VLSI Architecture of VLD for AVS HDTV Decoder
VLSI Architecture VLD AVS HDTV Decoder
2006/12/31
!aIn this paper, we present a VLSI design of Variable Length Code Decoder for AVS video standard. As a co-processor of a RISC CPU, the design can decode Fixed Length Code, unsigned or signed k-th Exp-...
An Implemented VLSI Architecture of Inverse Quantizer for AVS HDTV Video Decoder
VLSI Architecture Inverse Quantizer AVS HDTV Video Decoder
2005/12/31
AVS is Chinese new audio and video coding standard. A pipeline-based architecture of inverse quantizer for AVS video standard is proposed in this paper. Due to using one-pass processing for Run Length...