搜索结果: 61-75 共查到“知识库 电子科学与技术 CMOS”相关记录83条 . 查询时间(0.038 秒)
(G)CMOS体硅铝栅七专集成电路抗辐射加固技术
集成电路 硅铝栅抗辐射
2008/10/30
用于“东方红三号”长寿命通讯卫星的抗辐射加固体硅铝栅(G)CMOS集成电路产品的抗γ总剂量辐射水平达到5*10^5γace(si)以上，其中1个品种达到1*10^6γace(si)以上，并通过了2个1000小时的可靠性试验。其31个品种500块(GR)CMOS集成电路已经用户验收，全部合格，抗辐照指标超过了攻关任务指标，满足了长寿命通讯卫星的使用要求。这一攻关任务的完成打破了国际封锁，为国家节省了...
0.18/0.1微米CMOS集成电路关键技术研究
CMOS 微米 集成电路
2008/10/30
该项目研究了陡直的倒掺杂沟道剖面的优化设计和工艺实现方法，超浅的高浓度S/D延伸区结构设计与实现技术，超薄氮化栅氧化膜制备技术，双多晶硅栅电极结构，高精度、高选择比干法刻蚀技术，薄的、低电阻硅化物SALICIDE技术，电子束与Stepper混合光刻技术，两次SOG平坦化及双层布线技术。完成了0.25/0.18/0.1微米CMOS工艺集成及工艺流程优化研究，在国内率先研制成功了性能优良的沟道长度为...
CMOS射频集成电路并发技术
射频集成电路 单片集成电路 电路调整 电路开发
2008/10/30
该成果根据CMOS射频单片集成电路不能进行电路调整和衬底影响较大等特点，开发了一整套用于此类电路开发的技术，包括原理图优化技术、电磁场分析用于版图的布局布线优化技术、深N阱隔离和外加保护环用于减少衬底信号串扰和衬底损耗的元器件隔离技术以及片上直流偏置电路设计技术等。除了该课题中开发的4种电路以外，还将开发射频收发系统中用到的其他电路，直到形成一个完整的射频收发系统单片。该成果在系统性和完整性方面...
一个电压接近1V 10ppm/℃带曲率补偿的CMOS带隙基准源
CMOS带隙基准源 低电源电压 曲率补偿
2008/10/6
介绍了一个带曲率补偿的低电压带隙基准源. 由于采用电流模结构，带隙基准源的最低电源电压为900mV. 通过VEB线性化补偿技术，带隙基准源在0到150℃的温度范围内的温度系数为10ppm/℃. 在电源电压为1.1V时，电源电流为43μA，低频的PSRR为55dB. 该带隙基准源已通过UMC 0.18μm 混合信号工艺验证，芯片面积为0.186mm2.
提出了一种新的表征亚阈值电路镜电路中CMOS工艺波动的方法. 与现有的统计学方法相比，该方法在理论上和计算复杂度上相对简洁，但对亚阈值电流镜电路中的CMOS工艺波动做出了准确的评估. 此模型利用统计学的概念将依赖于IC工艺的物理参数抽象为具有确定均值和方差的随机变量，并进一步将所有随机因素累加为离散鞅. 在SMIC 0.18μm CMOS 1P6M 混合信号工艺下，利用工作在100pA~1μA...
主要研究了部分耗尽型亚微米CMOS/SOI器件特性；浮体SOI器件和体源短接时两种结构性能对比，（包括直流特性和高频特性）以及薄膜全耗尽器件的栅电极工程等。研制成功性能优良的部分耗尽及薄膜全耗尽CMOS器件。并形成了一整套完整的亚微米CMOS/SOI集成电路工艺流程。在器件研究和工艺研究的基础上，设计并研制成功0.8微米101级CMOS/SOI环形振荡器电路；根据航天和军工用户的需要，研制成功SO...
CMOS集成时钟恢复电路设计
时钟恢复 100MHz PHY Hogge鉴相器 锁相环
2008/6/13
该文设计了一个集成时钟恢复电路，恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施，很大程度上降低了振荡器的压控增益，从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用0.25μm标准CMOS工艺实现，有效芯片面积小于0.2mm2，功耗仅10mW。在各种工艺角、温度以及供电电源条件下的仿真结果均表明，该电路相位偏差小于200ps，时钟抖动的峰峰值小于150ps。该文对一个采用本...
CMOS环型压控振荡器的设计
延迟单元 相位噪声 时间抖动 压控振荡器
2008/5/20
设计和分析了一种高稳定度、低噪声的CMOS环型压控振荡器。该电路具有较低的压控增益，较好的线性范围，较低的相位噪声。应用复制偏置电路，对差分环型压控振荡器的控制电压进行复制，通过对压控振荡器相位噪声的计算和分析，以提高对环型压控振荡器电源电压噪声和衬底噪声的抑制。该设计和分析是基于上华0.5 µmCMOS工艺，当控制电压从1～3 V变化时，相应的振荡频率为100～500 MHz；在偏离...
用发光显微镜测试控制先进CMOS工艺的多晶硅刻蚀时间
多晶硅刻蚀 栅氧可靠性 发光显微镜
2008/4/19
通过结合发光显微镜（EMMI）测试和poly-edge电容测试结构很好地控制了多晶硅刻蚀时间，避免了栅极氧化膜的早期失效. 从栅极氧化膜击穿电压的测试结果可以看出，当刻蚀时间较短时，一个晶圆内几乎所有测试结构都呈现早期失效模式. 通过延长刻蚀时间，早期失效数逐渐减少，最后可以完全消除早期失效，所有测试结构都为本征失效. 为了分析多晶硅刻蚀时间和氧化膜失效模式的关系，对早期失效和本征失效样品进行了发...
设计了一种基于电流模式的具有非线性补偿的低温漂低功耗带隙基准电压源, 在传统电路的基础上增加一个三极管和两个电阻达到对双极型晶体管的发射结电压VBE中与温度相关的非线性项的补偿。电路采用CSMC 0.5 μm DPTM CMOS工艺制造。该电路结构简单，在室温下的输出电压为1.217 V，在-40℃～125℃的范围内温度系数为4.6 ppm/℃，在2.6～4 V之间的电源调整率为1.6m V/V。...
采用0.13μm CMOS工艺开关电容ΔΣ调制器的设计和实现
集成电路 0.13μm工艺 ΔΣ调制器 设计
2007/7/16
采用0.13μm CMOS工艺设计并实现了一个开关电容2阶ΔΣ调制器.该调制器能够将一个中心频率为455 kHz,带宽为10kHz的调幅信号转换成具有10位分辨率、信噪比为62dB的1位编码信号.在设计运算放大器时,充分考虑了短沟道晶体管设计的一些特殊要求,特别是考虑了MOS场效应管的输出电导gd这个非常敏感的设计参数.所设计电路的芯片的面积为260μm×370μm,工作电压为1.2 V.与其它的...
Design of Low Noise SIPC LC-QVCO for IEEE 802.11a Application in 0.18μm CMOS Technology
LC-QVCO phase noise RF CMOS SIPC-QVCO
2007/1/30
This paper presents the design of a source injection
parallel coupled (SIPC) quadrature voltage controlled oscillator
(QVCO), realized in both −gm pMOS cross coupled switching stage
and m ...
Low Power Design of Digital Combinatorial Circuits with Complementary CMOS Logic
Boolean function combinational logic synthesis low power design
2007/1/30
The increasing demand for low-power design can be
addressed at different design levels, such as software, architectural,
algorithmic, circuit, and process technology level [3]. This paper
presents ...
给出了一种常用两级低电压CMOS运算放大器的输入级、中间增益级及输出级的原理电路图，并阐述其主要工作特性.输入级采用了NMOS管和PMOS管并联的互补差分输入对结构，使输入共模电压范围达到全摆幅（rail-to-rail），并采用了成比例的电流镜技术以实现输入级跨导的恒定；中间增益级采用了适合低电压工作的低压宽摆幅共源共栅结构的电流镜负载，提高了输出电阻，进而提高了增益，同时更好的实现了全摆幅特性...
Monolithically Integrated 10 Gb/s Fully Differential CMOS Transimpedance Preamplifier
Transimpedance Preamplifier Fully differential Eye diagram.
2004/3/21
A fully differential transimpedance amplifier has been designed and implemented in 0.18 μm standard digital CMOS technology. The parallel feedback circuit topology is adopted to broaden the bandwidth....