搜索结果: 1-15 共查到“知识库 计算机系统结构 FPGA”相关记录19条 . 查询时间(0.078 秒)
嵌入式语音识别的应用还是比较少，主要还是通过DSP实现，而且准确率还不是太高。提出一种基于FPGA和NiosII软核处理器的嵌入式语音识别系统的设计方案。系统以EP2C35 Cyclone II芯片和NiosII处理器为基础，采用软硬件结合的设计方式，共同完成语音识别的设计。系统结合改进的端点检测方法，提取线性预测倒谱系数（LPCC）的音频信号特征，采用IP核硬件实现动态时间规整（DTW）的识别算...
基于FPGA的No.7信令FISU过滤
No.7信令系统 初始定位过程 填充信号单元过滤 现场可编程门阵列
2009/9/15
针对CPU处理填充信号单元(FISU)存在的缺陷，分析No.7信令系统的初始定位和FISU处理过程，提出一种基于FPGA实现FISU过滤的设计方案，给出实现的原理框图、FPGA与CPU之间的通信机制和信号处理流程，使用ISE和ModelSim软件进行仿真。仿真结果表明该方案是正确、可行和有效的。
基于FPGA的NAND Flash坏块处理方法
闪存 现场可编程门阵列 坏块
2009/9/13
针对NAND Flash在存储数据时对可靠性的要求，分析传统坏块管理方式的弊端，提出一种基于现场可编程门阵列(FPGA)的坏块处理方案，采用在FPGA内部建立屏蔽坏块函数的方法屏蔽坏块。该方法彻底屏蔽对坏块的操作，可以实现对Flash的可靠存储。实际工程应用证明其具有较高的可靠性。
QoS保障机制中的FPGA堆排序实现
堆排序 服务质量 现场可编程门阵列
2009/8/20
针对服务质量(QoS)的实现机制和严格动态优先级排序要求，在交换系统设计中引入一种易于FPGA实现的堆排序算法。采用模块化和状态机相结合的设计方法，给出模块的设计过程，利用XilinxISE8.2i＋ModerSim6.2软件对设计程序进行仿真，将程序下载到实验开发板上对系统进行验证，结果表明该设计的资源利用率高、运行速率快，适用于QoS机制的硬件实现。
基于FPGA的航空全双工以太网交换芯片
全双工交换式以太网(AFDX) 现场可编程门阵列 虚链路
2009/8/11
基于ARINC664规范第7部分，提出符合该规范的基于FPGA的AFDX交换机整体设计方案及其核心交换芯片中关键模块的Verilog HDL实现，并通过功能仿真、时序仿真、网络仿真等手段对交换芯片的功能进行验证。实验结果证明，该交换芯片可为航空器中的数据通信设备提供有保障的基于以太网数据帧的交换通道，具有较高的交换性能及稳定性。
SPI-4.2接口的FPGA实现
SPI-4.2接口 去偏移 包重组
2009/8/6
去偏移和包重组是在FPGA中实现SPI-4.2接口的核心难点，在分析偏移和包重组原理的基础上，给出基于FPGA的SPI-4.2接口的设计与实现方案，并对关键部分给出了硬件原理图，在线测试结果证明该方案可以实现SPI-4.2接口的功能。
基于FPGA的H.264去块滤波系统的优化设计
去块滤波 有限状态机 现场可编程逻辑器件(FPGA)
2009/7/31
提出一种H.264去块滤波系统的优化设计方法。通过合理设计流水线级数提高并行性，适当增加内部SRAM来提高系统速度和总线利用率，使用一种层次化的有限状态机设计方法，实现对数据流的精确控制并且有效降低硬件实现复杂度。基于FPGA的验证结果显示在最坏情况下滤波每个宏块平均只需220个时钟，比原有方案快10个时钟以上。
基于FPGA的IPv6精简协议栈的设计
现场可编程门阵列 IPv6 协议栈 Verilog HDL
2009/7/21
研究了IPv6精简协议栈的FPGA硬件实现，分析了各个模块的功能。编写了硬件结构的Verilog HDL模型，进行了仿真和逻辑综合，并成功用ALTERA的FGPA 对协议栈进行了验证。仿真和实验结果证明，所设计的硬件达到了设计要求，使小设备接入网络更加方便快捷。
可重构加密引擎设计及FPGA实现
加密引擎 网络安全 现场可编程门阵列
2009/7/14
针对网络安全加密系统中安全能力弱、开发成本高和实时能力差等问题，提出了一种基于FPGA的可重构加密引擎的设计方案，在详细论述了该加密引擎的总体设计结构的基础上，分析了FPGA实现中关键技术的解决方法。通过实验仿真表明：该引擎可以有效地提高FPGA器件的可重构性能，可重构资源比可以达到0.78，因此，该引擎在今后的嵌入式安全产品开发方面具有很好的速度和可重构应用前景。
动态部分重配置及其FPGA实现
FPGA Spartan-II 可重配置计算
2009/5/5
动态部分重配置充分利用了FPGA芯片提供的可重配置功能，提高了FPGA芯片的利用率，减小了FPGA芯片的配置时间，有效地提高了系统的整体性能。该文介绍了动态部分重配置的两种实现方法，并在Spartan-II FPGA上进行了验证。
多FPGA设计的时钟同步
现场可编程逻辑门阵列 时钟偏差 延迟锁相环
2009/5/5
在多FPGA设计中，时钟信号的传输延时造成了FPGA间的大时钟偏差，进而制约系统性能。为减少时钟偏差，该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性，对FPGA间的时钟传输延时进行补偿，减少FPGA间的时钟偏差，解决多FPGA的时钟同步问题。
基于FPGA的嵌入式三态以太网设计
大规模汇聚路由器 嵌入式三态以太网 VxWorks
2009/4/27
提出了一种基于FPGA实现嵌入式三态(10MB/100MB/1 000MB)以太网的设计方案，分别从硬件和软件方面介绍了使用FPGA进行嵌入式系统设计的方法，编写了一个控制系统进行10MB/100MB/1 000MB自切换程序，并在工程中得以实现。
基于FPGA和多DSP的并行信号处理系统的实现
并行处理 FPGA 多DSP
2009/4/27
为了克服在高速实时信号处理领域中传统单DSP系统处理能力的瓶颈，多DSP并行处理技术应运而生，成为当前该领域研究的热点。该文提出了一种基于FPGA内部的软FIFO互连结构和4片TI公司的高性能浮点型DSP——TMS320C6701构成的多个DSP之间通信的并行信号处理系统。
基于FPGA的动态可重构体系结构研究
动态可重构 动态可重构阵列 FPGA
2009/2/8
提出了一种基于FPGA的动态可重构系统的设计方案。该系统以协处理器的形式与LEON2通用处理器构成主/协处理器结构，并通过寄存器与网络来保存和传递数据流和配置流，实现了二者的优势互补。以具体实验对该方案进行了验证。