搜索结果: 31-43 共查到“半导体技术 CMOS”相关记录43条 . 查询时间(0.073 秒)
亚微米、深亚微米CMOS电路用薄层外延硅材料
硅 外延生长 集成电路 半导体材料
2008/11/11
该型材料主要用于亚微米、深亚微米CMOS工艺集成电路的制造。研究中开发了Ф4-6英寸P/P+、N/N+ CMOS外延硅材料；解决了CMOS硅外延生长、外延吸杂关键技术；探讨了外延生长工艺中本征吸杂与各种外吸杂作用的机制、吸杂效率、吸杂稳定性及对硅外延片质量影响；提出了气相腐蚀、调制掺杂、重掺硅衬底片平整度改进的新工艺技术途径，建立了完整的亚微米、深亚微米CMOS电路用P/P+、N/N+硅外延片生长...
(G)CMOS体硅铝栅七专集成电路抗辐射加固技术
集成电路 硅铝栅抗辐射
2008/10/30
用于“东方红三号”长寿命通讯卫星的抗辐射加固体硅铝栅(G)CMOS集成电路产品的抗γ总剂量辐射水平达到5*10^5γace(si)以上，其中1个品种达到1*10^6γace(si)以上，并通过了2个1000小时的可靠性试验。其31个品种500块(GR)CMOS集成电路已经用户验收，全部合格，抗辐照指标超过了攻关任务指标，满足了长寿命通讯卫星的使用要求。这一攻关任务的完成打破了国际封锁，为国家节省了...
0.18/0.1微米CMOS集成电路关键技术研究
CMOS 微米 集成电路
2008/10/30
该项目研究了陡直的倒掺杂沟道剖面的优化设计和工艺实现方法，超浅的高浓度S/D延伸区结构设计与实现技术，超薄氮化栅氧化膜制备技术，双多晶硅栅电极结构，高精度、高选择比干法刻蚀技术，薄的、低电阻硅化物SALICIDE技术，电子束与Stepper混合光刻技术，两次SOG平坦化及双层布线技术。完成了0.25/0.18/0.1微米CMOS工艺集成及工艺流程优化研究，在国内率先研制成功了性能优良的沟道长度为...
CMOS射频集成电路并发技术
射频集成电路 单片集成电路 电路调整 电路开发
2008/10/30
该成果根据CMOS射频单片集成电路不能进行电路调整和衬底影响较大等特点，开发了一整套用于此类电路开发的技术，包括原理图优化技术、电磁场分析用于版图的布局布线优化技术、深N阱隔离和外加保护环用于减少衬底信号串扰和衬底损耗的元器件隔离技术以及片上直流偏置电路设计技术等。除了该课题中开发的4种电路以外，还将开发射频收发系统中用到的其他电路，直到形成一个完整的射频收发系统单片。该成果在系统性和完整性方面...
CMOS环型压控振荡器的设计
延迟单元 相位噪声 时间抖动 压控振荡器
2008/5/20
设计和分析了一种高稳定度、低噪声的CMOS环型压控振荡器。该电路具有较低的压控增益，较好的线性范围，较低的相位噪声。应用复制偏置电路，对差分环型压控振荡器的控制电压进行复制，通过对压控振荡器相位噪声的计算和分析，以提高对环型压控振荡器电源电压噪声和衬底噪声的抑制。该设计和分析是基于上华0.5 µmCMOS工艺，当控制电压从1～3 V变化时，相应的振荡频率为100～500 MHz；在偏离...
用发光显微镜测试控制先进CMOS工艺的多晶硅刻蚀时间
多晶硅刻蚀 栅氧可靠性 发光显微镜
2008/4/19
通过结合发光显微镜（EMMI）测试和poly-edge电容测试结构很好地控制了多晶硅刻蚀时间，避免了栅极氧化膜的早期失效. 从栅极氧化膜击穿电压的测试结果可以看出，当刻蚀时间较短时，一个晶圆内几乎所有测试结构都呈现早期失效模式. 通过延长刻蚀时间，早期失效数逐渐减少，最后可以完全消除早期失效，所有测试结构都为本征失效. 为了分析多晶硅刻蚀时间和氧化膜失效模式的关系，对早期失效和本征失效样品进行了发...
CMOS电路的功耗分析及其于PSPICE模拟的功耗估计
2007/7/28
期刊信息
篇名
CMOS电路的功耗分析及其于PSPICE模拟的功耗估计
语种
中文
撰写或编译
作者
吴训威,韦健
第一作者单位
刊物名称
浙江大学学报(理学版)
页面
2000,Vol.27,No.2,212-218
出版日期
2000年
月
日
文章标识(ISSN)
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