搜索结果: 1-15 共查到“计算机工程 并行”相关记录27条 . 查询时间(0.243 秒)
为了解决目前可重构编译技术在为类仿射型数组下标应用生成循环流水阵列时，生成的存储系统对数据并行与重用支持不完善的问题，本文提出了一种参数化并行存储结构模板.此模板采用模块化设计思想，根据数据访存特征生成由多体交叉并行存储子模块、单体串行存储子模块、RAW Buffer缓存子模块及Smart Buffer缓存子模块构成的存储结构.为灵活生成存储结构及充分挖掘数据的并行性和重用性，本文采用访存数据依赖...
基于FPGA的部分并行QC-LDPC译码器高效存储方法
FPGA QC-LDPC译码器 存储
2012/4/4
针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器，提出了一种将译码准码字存储在信道信息和外信息存储块中的高效存储方法，该方法不需要额外的存储块来存储译码准码字，能够减少译码器实验所需的存储资源数量，并且有效降低了译码电路的布线复杂度。在Xilinx XC2V6 000-5ff1 152 FPGA上的实验结果表明，提出的QC-LDPC码译码器设计方法能够在降低系统的BRAM资源需求量的同...
提出一种高性能并行快速傅里叶变换(FFT)处理器的设计方案，采用4个蝶形单元进行并行处理，利用改进的无冲突操作数地址映射方式，保证每个周期同时读取和写入16个数据。给出该处理器的FPGA实现，性能评测结果表明，与其他FFT处理器相比，该并行FFT处理器的性能较优，能满足实际应用需求。
5加数并行加法器及其进位接口
加法器 超前进位加法器 进位接口
2010/1/13
传统加法器在处理多操作数累加时，必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式，在一定程度上实现多操作数间的并行操作，减少相加次数。模拟结果验证了该加法器的设计合理性，证明其能缩短累加时间、提高运算效率。
RM码的一种并行最大似然译码算法
分阶统计译码 Chase算法 并行译码
2009/10/17
根据Chase译码算法和分阶统计译码(OSD)算法在纠错能力上的互补性，提出一种新的针对RM码的OSD-Chase并行译码算法，其中，OSD算法对接收序列的高可信相互独立符号集合(MRIPs)进行处理，并产生候选码字，若MRIPs中有超过i个错误，则order-i的OSD算法译码失败。Chase算法对接收序列的低可信度符号集合(LRPs)进行处理，若有过多的错误出现在LRPs中，超过代数译码的纠错...
共享存储并行多目标跟踪
多目标跟踪 粒子滤波 共享存储并行编程
2009/9/21
高度的运算复杂性制约了粒子滤波在实际的多目标视频跟踪系统中的应用。为克服性能瓶颈，探索了一种基于OpenMP共享存储并行编程模型的粗粒度并行多目标跟踪系统的实现方法。在共享变量中维护被跟踪目标的列表，每一个目标用一个独立的粒子滤波器进行跟踪。根据处理单元的数目确定线程数量和每个线程跟踪的目标数量。与对应的串行版本相比，该并行系统将可实时跟踪的目标数目由2个增加到了8个，具有更大的实用价值。
并行测试任务可并行性分析研究
可并行性 并行测试 测试序列
2009/8/13
针对并行测试系统中不同测试序列测试效率提高存在差异的现象，分析、研究测试序列可并行性的概念，以描述测试序列在并行测试中的固有属性。建立的可并行度指标解决了测试序列测试效率提高不同无法解释的难题，对并行测试系统开发过程中仪器资源的选取与确定具有指导意义。通过测试序列实例，验证了可并行性是测试序列的固有属性，说明了可并行度概念的合理性。
并行可配置ECC专用指令协处理器
椭圆曲线密码体制 并行 可配置
2009/8/13
采用软硬件结合的方法，给出一种基于VLIW的并行可配置椭圆曲线密码体制(ECC)专用指令协处理器架构。该协处理器采用点加、倍点并行调度算法，功能单元微结构采用可重构的思想，具有高度灵活性与较高运算速度，能支持域宽可伸缩的GF(p)与GF(2m)有限域上的可变参数Weierstrass曲线，签名认证算法可升级。实验结果表明，GF(p)域上192 bit的ECC点乘运算只需0.32 ms，比其他同类芯...
基于Ray-casting算法的并行存储系统
Ray-casting算法 低位交叉并行存储系统 页模式
2009/8/10
Ray-casting算法是一种高质量的直接体绘制算法，但绘制速度过慢，因此设计基于Ray-casting算法的硬件专用体系结构已成为研究的热点。而存储系统又是制约整个体系结构的瓶颈部件，其性能的优劣直接影响整个系统的运行速度。该文针对直接体绘制中的Ray-casting算法设计了无访存冲突的八体低位交叉并行存储系统VOXMEM提高吞吐率，并提出相应的体素存储分配策略和地址计算方法。该并行存储系统...
增强型并行口EPP协议及其在CAN监控节点中的应用
并行口 EPP协议 CAN总线
2009/8/4
针对微机并行口在CAN监控节点中的实际应用，详细介绍了微机并行口EPP协议和CAN监控节点的设计。
IA-64的并行架构及其寄存器文件
显式并行指令计算 并行 寄存器文件
2009/8/3
同时多线程能在同一时钟周期执行不同线程的指令，并且指令级并行和线程级并行。显式并行指令计算关注于编译器和硬件的相互协作。寄存器文件的设计在高性能处理器设计中十分重要，寄存器栈和寄存器栈引擎是提高其性能的重要手段。该文设计和实现一套并行环境，其中包括并行编译器OpenUH和基于IA-64的同时多线程体系结构EDSMT，实验表明，该并行架构适用于大多数并行应用，针对NAS的并行测试程序，该架构相对于S...
RAID系统中的一种伪并行I/O调度策略
close模型 磁盘阵列 集成存储
2009/7/24
磁盘阵列系统中，如何提高I/O传输率一直是一个关键性问题。基于并行性思想，一种伪并行I/O调度策略被应用在带缓存的磁盘阵列系统之中。该调度策略力图在外部I/O请求响应和内部数据迁移之间形成并行操作，最大限度地提高close队列的I/O请求的数据传输率。实验表明，该策略有效地提高了磁盘阵列系统外部I/O通道的持续数据传输率，并在一定程度上缓解了RAID5的小写问题。
低功耗并行的二维离散小波变换的VLSI结构
离散小波变换 VLSI 提升算法 低功耗
2009/7/23
提出了一种基于提升算法的低功耗并行的二维离散小波变换的VLSI结构。提出结构的同时进行行和列方向的处理，不需要额外的缓存来存储用于列变换的中间变换系数。通过分时复用关键的运算功能模块，该结构同时可以对两行数据进行处理，硬件的利用率达到100%。边界对称扩展通过嵌入式电路实现，大大降低了需要的片上存储器的数量以及对片外存储器的访问，有效地降低了系统的功耗。
一种高性能子字并行乘法器的设计与实现
子字并行 乘法器 多媒体
2009/6/30
提出了一种支持子字并行的乘法器体系结构，并完成了其VLSI设计与实现。该乘法器在16 bit阵列子字并行结构的基础上，扩展了有符号与无符号之间的混合操作，采用多周期合并技术，实现了32 bit宽度的子字并行，并支持子字模式的乘累加，同时采用流水线设计技术，能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18 μm的标准单元库的实现表明该乘法器既能减小面积又...